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国内首次制备出晶圆级亚百纳米STT

类别:行业新闻 发布时间:2020-06-20 14:02

近日,中科院微电子所官网报道称,微电子所集成电路先导工艺研发中心罗军研究员课题组在STT-MRAM器件与集成技术研究领域取得了阶段性进展。CSkEETC-电子工程专辑

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该课题组联合北京航空航天大学赵巍胜教授团队以及江苏鲁汶仪器有限公司,基于8英寸CMOS先导工艺研发线,自主研发原子层级磁性薄膜沉积、深紫外曝光、原子层级隧道结刻蚀以及金属互连等关键工艺模块,在国内首次实现了晶圆级亚百纳米STT-MRAM存储器件制备,器件隧穿磁电阻比(TMR)达到100%以上,临界翻转电压0.4V,写入速度达到2ns(@Vdd=1.0V),为新型定制化STT-MRAM非挥发存储器的研制奠定了基础。CSkEETC-电子工程专辑

随着集成电路工艺制程进入2X纳米及以下技术节点,传统的eFlash因工艺兼容性、能效、寿命以及成本等问题,在持续微缩方面存在很大挑战。STT-MRAM因具有可微缩性、高速(比eFlash快1000倍)、低功耗及高耐久度等优点,同时兼容各类主流前道逻辑工艺(Bulk、Fin、FD-SOI),被业界认为是替代eFlash的候选者之一。CSkEETC-电子工程专辑

针对STT-MRAM集成工艺中磁性薄膜沉积和刻蚀技术两大关键工艺模块,罗军课题组研发了原子层级磁性薄膜沉积工艺并创新性地提出基于SiNx的类侧墙转移隧道结刻蚀方法,有效抑制了刻蚀过程中反溅金属沉积导致的MgO侧壁短路问题。CSkEETC-电子工程专辑

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(c)亚百纳米STT-MRAM隧道结器件TEM截面图;(d)STT-MRAM隧道结器件测试结构;CSkEETC-电子工程专辑

同时,课题组采用Ta/Ru/Ta的复合硬掩模结构,不仅有效改善了隧道结的刻蚀陡直度,还结合Trimming工艺将隧道结尺寸减小至100nm以下,一定程度上解决了漏磁场干扰问题。CSkEETC-电子工程专辑

目前课题组已全线打通8吋晶圆级STT-MRAM集成工艺,实现了晶圆级STT-MRAM的存储器件制备,器件性能达到TMR100%,RA10?m2,临界翻转电流密度(Jc)<9MA/cm2,翻转速度2ns@Vdd=1V。CSkEETC-电子工程专辑

该项工作在2019年12月举行的国际电子器件会议(IEDM)上进行了展示。CSkEETC-电子工程专辑

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